華爲半導體業務總裁何庭波。圖片經過AI處理
文丨蘇揚
編輯丨徐青陽
華爲更新了“韜定律”論文的V2版：《A time scaling theory for multi-layer electronic systems》（關於多層電子系統的時間縮放理論），整個論文可以概括爲後摩爾定律時代華爲對芯片性能的持續擴展的思考。
在摩爾定律框架之下，晶體管數量每24個月翻一倍，但這套框架在近幾年開始失準，而在華爲身上還面臨着特殊的限制：先進EUV和高端DUV光刻機遭遇禁運。
過去，爲了延續摩爾定律的晶體管幾何微縮，“多重曝光”這種幾何微縮成爲國產芯片突破7nm等先進工藝的關鍵手段。只是，多重曝光帶來了成本和良率問題，且這項技術也有極限，“韜定律”則是繞開這種技術方案的新路徑。
按照華爲的測算，今年的Kirin 2026芯片，基於韜定律單次迭代實現的晶體管密度提升，相當於傳統幾何微縮三年（代）的水平。
可以這樣說，“韜定律”反映的是一種更系統的方式來做先進工藝芯片，去對標傳統晶圓製造的5nm、3nm甚至是1nm芯片。
5月份剛發論文的時候，我就把“韜定律”解讀爲：在晶體管密度受限的情況下，從底層器件，到頂層系統，優化、縮短信號傳輸和處理的時間，來優化芯片的性能。
華爲在第一版論文中就強調，“韜定律”是過去6年時間381顆芯片量產的經驗的總結，不過當時由於數據少，爭議也比較多，比如“定律”二字。
爲了消除這種質疑，華爲也在最新論文中，更詳細地通過實例對“韜定律”涉及到的“時間微縮”、“邏輯摺疊”等等進行了補充解釋，以驗證它的邏輯閉環。
01
Kirin 2026：韜定律的量產測試
韜定律的理論基礎建立在τ= f(τ_transistor, τ_circuit, τ_chip, τ_system)分層函數之上，它將整套系統時間常數，拆解爲晶體管、電路、芯片、系統四層子時間常數的耦合關係。
工程師們通過壓縮各層級時延，最終實現全棧τ縮放。
比如，在晶體管層，通過高K值/金屬柵極、GAA架構等來微縮時間常數；再比如在芯片層，通過架構、存儲層次等來解決計算和內存訪問延遲，構成芯片層時間常數的微縮。
2026年度旗艦機將搭載的“Kirin 2026”芯片，是第一款對“韜定律”進行驗證的量產級移動SoC芯片。
對智能手機SoC來說，芯片即系統。它沒有多插槽概念，亦不能通過上千個節點網絡來平衡慢速鏈接，所以，交付的芯片性能就是最終確認的。同時，華爲面臨先進節點製造設備限制，不得不率先在移動SoC領域探索新路徑，以便於在一個固定節點實現性能的代際提升。
要在移動SoC上讓“韜定律”落地，實現τ時間微縮，華爲的答案是邏輯摺疊。
它是一種設計方法論，遵循時間縮放原理，將單一硅片上的寄存器、運算電路拆分，部分放到第二層堆疊晶圓，使得第一層的晶體管密度更高（如下圖），再通過垂直短通道代替橫跨芯片的長線，鏈接兩層，縮短信號傳輸距離以聯合優化性能、功耗和麪積。
與HBM多層DRAM裸片垂直堆疊不同，邏輯摺疊是將不同功能器件拆分佈局在多層晶圓上，實現跨芯片單元的分層優化排布。
邏輯摺疊原理示意圖：FF爲存儲運算結果的寄存器、Comb爲運算電路、Cache爲高速緩存
如果用蓋房子來描述，傳統芯片就是單層平房，所有電路元件平鋪在同一層晶圓上，模塊之間距離遠，信號要走很長的金屬線。
邏輯摺疊則是一種立體化設計思路，相當於把單層平房改成雙層複式，它不用換建築材料，也就是不依賴更先進光刻製程，不縮小晶體管，直接把電路單元拆分到上下兩層晶圓，靠混合鍵合工藝貼合，原本橫跨整片芯片的長走線，被替換成上下層之間的垂直通道。
回到韜定律對應的分層函數τ= f(τ_transistor, τ_circuit, τ_chip, τ_system)，邏輯摺疊對應就是τ_circuit（電路層）的時間常數微縮。
根據華爲在論文中提供的數據，以Kirin 9030 Pro爲參照基線，雖然採用相同製造工藝，但是引入邏輯摺疊的Kirin 2026，晶體管密度從基線的155MTr/mm²提升至238MTr/mm²，如果按照傳統的幾何微縮，這樣的提升需要3年（3代）工藝進化才能實現。
不過，由於論文中晶體管密度計算公式爲：[2×10⁶] ÷ [柵接觸間距 × 標準單元高度]，而行業多采用[1.474×10⁶] ÷ [柵接觸間距 × 標準單元高度]。也就是說，華爲晶體管密度計算口徑下，數據比行業標準多了35.7%。
兩個口徑的差別在於華爲的計算邏輯中，計入了填充、隔離輔助器件，而行業僅統計有效功能邏輯晶體管。
所以按行業標準口徑，Kirin 2026的晶體管密度應爲175.39MTr/mm²，即每平方毫米1.75億顆晶體管。密度小幅超出臺積電 5nm平面工藝的標準邏輯密度上限，後者晶體管密度範圍落在138.2–171.3MTr/mm²這個區間。
除了晶體管密度提升，Kirin 2026將供電電壓下調了0.2V，但與Kirin 9030 Pro保持同等的性能（如下表）。同等性能下的實測功耗只有參照基線Kirin 9030 Pro的59%，功率密度也只有94.4%。
華爲還特地強調Kirin 2026選擇的是一種趨於保守的邏輯摺疊，暗示晶體管密度的提升仍然有空間。
按照華爲的預測，未來10年，邏輯摺疊將從局部路徑摺疊演進爲全規模、多層摺疊。從2026年到2035年，晶體管密度預計將向400MTr/mm²（按行業口徑爲294.8MTr/mm²）及以上攀升。同時，邏輯摺疊也將使得麒麟芯片能夠大幅提升CPU核頻率，爲突破4GHz及以上鋪平道路。
在毫瓦級別的移動端SoC上驗證有效的“韜定律”，在GW級別的AI數據中心機架能不能行得通呢？論文強調答案是明確的。
華爲表示，大型AI集羣中超過80%的能量消耗於數據傳輸；超過70%的系統成本分配給數據存儲。這個現狀直接意味着減少數據在傳輸中花費的時間——在芯片之間、機架之間和封裝之內——與減少計算本身的時間同等重要。
韜定律在數據中心擴展中的落地，主要通過系統架構（統一總線，Unified Bus）、一個近封裝光學引擎（Hi-ONE）和封裝本身的拓撲重組（3D Folding）三層的相關技術協調來實現，與“韜定律”函數中的τ_chip、τ_system緊密相關。
以Unified Bus和Hi-ONE爲例，對應消除跨節點協議轉換開銷、解決集羣高速互連傳輸延遲，兩者大幅壓縮整機系統τ_system的通信時間常數，進而服務於τ時間微縮。
按照華爲的預估，到2030年前後，AI加速器主要依賴成熟技術組合（依賴成熟技術的組合：chiplet、2.5D、3D堆疊），到2030年之後，昇騰990將開始引入邏輯摺疊。按照這一路線圖，硬件集成度預計到2035年增長超過100倍。
所謂的硬件集成度，包括單芯片維度的3D堆疊集成，也包括封裝層面I/O、供電、內存的垂直集成以及整機層面的互聯集成。
02
一切歸於STCO
在一位資深研究員看來，“韜定律”的本質就是STCO（System-Technology Co-Optimization，系統 - 工藝協同優化）。
與STCO關聯，或者說更傳統的是DTCO（Design-Technology Co-Optimization，設計 - 工藝協同優化）。DTCO涵蓋晶圓工藝、標準單元、版圖佈線協同優化，它打破了“晶圓廠只管造，客戶只管設計”的界限，讓芯片設計廠商（客戶）和EDA工具廠商在工藝開發初期就介入，共同定義標準單元庫和物理規則。
過去十多年，臺積電一直在聯動合作伙伴探索DTCO。
比如在7nm上，通過重新設計標準單元，用更少的鰭片驅動同樣的電流，使得相比10nm邏輯密度提升超過1.6倍，功耗降低40%左右。只是，DTCO侷限在單顆裸片內部，器件團隊、電路團隊、系統架構團隊各做各的。
華爲在論文中強調，“韜定律”是使端到端堆棧協同優化成爲可能的語言——而每層獨立優化、時序作爲殘差出現的時代已經結束。而“端到端堆棧協同優化”這句話，其實就是STCO的核心目標。
半導體產業在摩爾定律的框架下運轉了60年，晶體管數量雖然是幾何維度的擴展，但本質上依舊通過微縮晶體管、縮短走線，實現更短的信號傳輸時間，說到底還是壓縮時間的工具。
“韜定律”只是從系統層面出發，強化壓縮時間的目標。在“韜定律”中，工藝、電路、架構、系統工程師都有一個統一目標，即“縮短 τ”。
值得關注的是，隨着2nm以下更先進工藝晶體管微縮越來越難，單一裸片維度的DTCO逐漸讓位於STCO，臺積電開始與蘋果、聯發科等客戶落地相關業務。其中，蘋果M系列的Ultra級芯片所採用的UltraFusion封裝，就是STCO的典型應用。
簡單來說，DTCO講究的是“晶體管怎麼擺放、如何連線”，STCO考慮的是“CPU與HBM內存怎麼通過CoWoS封裝互聯在一起最快”。
03
爲什麼是現在，爲什麼是華爲？
文章開頭我們就提到了摩爾定律逐漸失效的現狀，華爲在引言中也強調，更加量化地點出了幾何縮放面臨的技術、經濟性以及特定企業面臨的出口管制問題。
根據華爲在論文中披露的數據，掩模成本、EUV折舊和設計規則複雜性推動前沿芯片設計預算在2納米節點超過每顆十億美元。
“7納米節點之後，幾何縮放不再帶來歷史性的紅利。光刻工具正逼近圖案化的物理極限，EUV折舊主導了晶圓成本，單位晶體管價格曲線趨於平坦——甚至在某些情況下出現逆轉。”何庭波在論文中寫道，並且強調，對那些獲取最先進光刻工具受限的組織而言，約束更早顯現且更爲嚴峻。
在華爲看來，當前的行業核心問題不是“晶體管還能縮小多少”，而是“應該縮放什麼，針對什麼目標？”
時間縮放，這就是華爲的答案。
“未來十年電子系統演進不應由幾何縮放引導，而應由時間縮放引導——系統性地降低貫穿計算棧每一層的單一特徵時間常數τ，從皮秒級開關的晶體管到秒級響應的數據中心工作負載。”何庭波論文中強調這一洞察源自華爲半導體團隊在移動SoC、AI加速器、系統架構和封裝等領域的硅基實踐中的研究，即前文提到的6年、381顆芯片。
那韜定律是不是標準答案呢，或是不是完美的呢？
“將τ縮放表述爲已完成的系統是誤導性的。”何庭波在論文中也否認了現階段的完美論，所以外界的爭議和批評都有合理性。華爲認爲，包括EDA等在內的原生工具鏈、不同批次、工藝的晶圓鍵合帶來的工藝變異等，都是韜定律所面臨的開放挑戰。
“許多開放問題仍然存在，沒有任何單一組織能夠獨自應對——工具鏈、標準、基準、器件物理和經濟模型都需要來自任何一家公司之外的貢獻。因此，本文既是一份來自一線的報告，也是一份邀請。”
華爲在論文末尾，這樣總結韜定律。
文章開頭，我們提到“定律”二字的爭議，這是因爲摩爾定律、登納德縮放定律等，都基於全球數十年、上百家企業的海量產品觀測歸納出的統計規律。“韜定律”則是華爲基於自身量產芯片沉澱出的工程方法論，依靠自研數據庫搭建專屬時延公式和定製參數，它需要更多第三方獨立的複測，來驗證這套規則的可靠性。
“現在的問題是光華爲自己公佈不能說服大家，要第三方機構測試，但華爲公佈實例也體現了信心和正確性。”一位資深半導體觀察人士說。
《芯片簡史》作者汪波教授過去一段時間在很多場合談及“韜定律”的產業價值和挑戰，他認爲最大的挑戰，其實還來自於信心。也就是如何凝聚共識，讓學術界、產業界接受這一新的敘事，讓AI廠商願意適配新的芯片設計思路，讓業內所有人願意加入到變革中來，勁往一處使，開闢出一條新路。“這似乎比當初鴻蒙系統的切換更有挑戰，但又很值得去做。”
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